Mentor Graphics QuestaSim SE 10.4e

Mentor QuestaSim SE 10B 32bit is the industry's most outstanding HDL language emulator, which provides the most friendly debugging environment, is the only single core support VHDL and Verilog hybrid simulation simulator Graphics. Is the RTL level and gate level circuit simulation FPGA/ASIC design choice, it adopts direct optimization compiler technology, Tcl/Tk technology, and the single kernel simulation technology, compiled simulation speed, code and compile platform independent, to facilitate the protection of nuclear IP, personalized graphical interface and user interface, provide a powerful means for the user accelerate the transfer of the wrong. Fully support the VHDL and Verilog language IEEE standard to support C/C++ function calls and debugging

Mentor Graphics QuestaSim, SE, 10b 32bit 것은 업계 가장 우수한 HDL 언어 仿真器 그것을 제공 가장 우호 디버그 환경, 유일한 싱글 커널 지원 VHDL 및 Verilog 혼합 모의 있는 仿真器.네, 할 FPGA/ASIC 디자인 및 문을 RTL 급 급 회로 모의 선호하는 그것을 채택 직접 최 적화 번역 기술 · Tcl/Tk 기술 ·, 단일 커널 기술, 컴파일 모의 속도 빠른 컴파일 코드 및 플랫폼 상관없으니, 편리 보호 IP 핵, 개성화 그래픽 인터페이스 농장과 가구 인터페이스 사용자의 상향 조정하다 잘못 강력한 수단 제공.전면 지원 VHDL 및 Verilog IEEE 기준 언어 지원 C/C++ 함수 호출 및 디버깅

Mentor Graphics QuestaSim SE 10b 32bitは業界で最も優秀なHDL言語エミュレータ、それは提供する最も友好のデバッグ環境は、唯一の単カーネル支持VHDLとVerilog混合シミュレーションのシミュレータ。FPGA設計は作/ ASICのRTL級と門級回路シミュレーションの優先で、それを採用して直接コンパイル最適化の技術、Tcl / Tk技術、シングルとはカーネルシミュレーション技術、コンパイルシミュレーションのスピードは速くて、コンパイルのコードとプラットフォームに関係なく、保護IP核持ち、個性的なパターンのインタフェースと用戸をユーザーインタフェース間違って加速調査を提供する強力な手段。全面的に支援してVHDLとVerilog言語のIEEE標準、支持C / C ++の呼び出しとデバッグ機能

O mentor graphics questasim se 10B 32 bit é o Melhor Na indústria HDL language emulador, fornece o Ambiente Mais amigável o Simulador Verilog misturado simulação de único kernel suporte VHDL.EM ASIC RTL, classe por classe e o portal circuito design FPGA simulação de prioridade, adota a tecnologia de otimização direta de compilação, e TCL TK kernel tecnologia e tecnologia de simulação, simulação de Velocidade simples, elaboradas, independentemente Da plataforma, O código compilado TEM IP protecção nuclear a aceleração é UMA poderosa ferramenta de interface de usuário Para a porta errada com um único padrão de interface.A Verilog VHDL padrão IEEE língua e apoio EM toda a Linha, consistindo de um suporte e c Liga C plus

El Mentor Graphics questasim se 10b 32 bit es el mejor en la industria HDL language emulador, proporciona la mas amigable entorno de depuracion del kernel simulador Verilog raza simulación VHDL único apoyo solamente.En ASIC RTL clase por clase y la puerta de diseño de simulacion de circuitos FPGA prioridad, adopta la tecnología de optimización de la compilación, y Tcl TK * kernel la tecnología y la tecnología de simulación, simulación de velocidad única, compilado, independientemente de la plataforma, código compilado tiene IP protección nuclear la aceleración es una poderosa herramienta Para proporcionar la interfaz de usuario para la puerta equivocada con un patron unico de la interfaz.El Verilog VHDL lenguaje estandar IEEE de apoyo y a través de la Junta, que consta de un apoyo y c llamada C Plus